编译 |  心缘
编辑 |  漠影
在2021年国际固态电路会议（ISSCC）的开幕演讲中，台积电董事长刘德音以《揭秘创新未来》为主题，谈及许多引领芯片发展的创新技术。半导体创新是驱动现代科技进步的关键。刘德音认为，半导体制程微缩脚步并未减缓，集成电路的晶体管密度、性能和功耗仍在持续进步，理想情况下，硬件创新应像编写软件代码一样容易。刘德音不仅透露了台积电先进3nm工艺的研发进度提前，而且讨论了包括EUV、新晶体管、新材料、芯片封装、小芯片、系统架构等一系列通向未来的突破性半导体技术。在这些技术驱动下，芯片工艺节点路线图能保持每两年大约2倍的能效性能提升。芯东西对此次演讲的重点信息进行系统梳理，全文如下：

7nm：半导体史上的重要分水岭

刘德音在演讲中说，从2018年开始量产的7nm逻辑技术是半导体史上的一个分水岭，标志着当时世界上最先进的半导体技术首次被所有半导体公司广泛使用。这一分水岭时刻带来了跨广泛应用领域的变革产品，包括5G芯片、GPU、网络、游戏和汽车。

例如，AMD EYPC Gen2处理器结合了新的芯片架构和7nm技术，为数据中心提供了创纪录的低功耗高性能计算。与上一代相比，其7nm芯片性能提高了2倍以上，或功耗降低50%。采用7nm工艺的NVIDIA A100 AI加速器，其性能提升20倍甚至更多，效果更加显著。这种创新的数据中心解决方案可以大幅降低总拥有成本，占用空间更小，并提供更高效的计算。

如今台积电7nm技术已经应用于市场上超过150种产品。截至去年8月20日，台积电7nm芯片出货量突破10亿大关，足够覆盖13个曼哈顿城市街区。“这是技术应用民主化的趋势，我们将继续稳步推进芯片级扩展、EUV增强，以及各种器件增强技术，如高迁移率沟道。”刘德音说。
3nm：台积电进度超预期

刘德音特别提到，或许有人认为芯片技术的进步正在放缓，但台积电的产品数据显示，在相同速度或速度增益、相同的功耗和逻辑密度下，功耗降低的速度保持不变。据他透露，台积电3nm进展顺利，甚至比预期进度超前一些。

台积电此前公开数据显示，与目前最先进的商用5nm芯片相比，3nm芯片的逻辑密度将提高75%，效率提高15%，功耗降低30%。其3nm芯片将于今年晚些时候试产，预计将在2022年下半年开始商业化生产。刘德音说，产学界一直密切合作，通过创新的晶体管结构、新材料、新系统架构和3D封装等技术来维系超越3nm的技术进步。下面，让我们来看看其中的一些创新。
EUV：电源功率提高至350W

光刻技术是推动晶体管密度提升的关键技术。近年来，极紫外（EUV）光刻技术的创新突破了193nm浸入式光刻技术的分辨率瓶颈。相比采用多重图案化、多次曝光方式，EUV光刻技术能使用较少层数的光罩，提供了更高的图案保真度，并减少了过程复杂性和缺陷率，从而缩短周期时间、提高生产效率。

可以公平地说，随着EUV光刻技术的引入，分辨率将不再像过去那样限制设备技术。相反，光刻吞吐量及其他半导体挑战上升为热门话题。如何抵消EUV能耗的增加，并将模式的总成本降低到与可控模式相当甚至更低的水平，是至关重要的。

EUV吞吐量的一个关键指标是电源功率。一个EUV光束发出后，只有不到2%的光线能保留下来，要降低成本，则需要光源足够强，中心焦点功率达到250W。而据刘德音透露，台积电EUV光源技术稳步发展，现在其电源功率已达到350W，可支持5nm芯片量产，并为3nm、2nm的发展铺平了道路。
晶体管：5nm引入新材料，2nm转向GAA

随着时间推移，光刻成本逐渐降低，新的晶体管结构和新材料也出现一些重大突破。出于量产考虑，台积电在5nm和3nm节点均采用鳍式场效应晶体管（FinFET）结构，但在材料上有所创新。台积电在5nm节点引入一种高迁移率沟道（high mobility channel，HMC）晶体管，将锗整合到晶体管的鳍片（Fin）中，而导线也利用钴与钌材料来持续挑战物理极限。在3nm制程之后，台积电将在其2nm制程中采用更复杂的环绕栅极晶体管（gate-all-around，GAA）的纳米片（nanosheet）结构，提供相较FinFET更强的载流能力，持续优化芯片性能和功耗。

与前几代技术相比，纳米片晶体管实现了减少漏端引入的势垒降低（DIBL效应）和更好的亚阈值摆幅（subthreshold swing），以提高电路性能，为SRAM带来更低的供电电压，可提供0.46V的可靠快取操作。随着芯片上快取的需求越来越高，能将耗电降低到0.5V以下，将有助于改善芯片的整体功耗。台积电已宣布将在台湾新竹建立一家晶圆厂，生产2nm芯片，但该公司尚未公布2nm制程的确切研发时间表。
DTCO：提升晶体管密度新思路

在过去几代技术中，台积电采用了设计-技术协同优化（Design & Technology Co-Optimization，DTCO）的概念，或者将DTCO与固有缩放相结合的方法，来实现所需的逻辑密度和降低成本。DTCO将原本各自孤立的设计与制造思维转为一种合作体制，能维持每一节点逻辑密度稳步提升1.8倍，芯片尺寸缩小35%至40%。这种模式为系统级芯片（SoC）设计的重要领域带来进展。

刘德音预计DTCO的贡献将在今后的说明中继续增加。
新材料：低维材料取得重大突破

台积电也在寻找新的领域继续进军。我们在许多技术领域看到了有前途的研究。例如，低维材料，包括六方氮化硼（hexagonal boron nitride，hBN）等2D层状材料，在前端和后端都有很多机会。

据刘德音了解，低维材料近年来已经取得了重大突破。例如，台积电与多家学术团队合作成功地在2英寸晶圆衬底上外延生长单晶六方氮化硼（hBN）单层薄膜。这项研究发表在2020年3月的国际学术期刊《自然》上。碳纳米管（CNT）也是未来晶体管的潜在候选者之一。台积电两个月前在IEDM上发表的一篇论文展示了其在碳纳米管沟道上的突破。台积电研发了独特的工艺流程来为碳纳米管提供high-K电介质等效栅极氧化物，适合于10nm栅极长度的晶体管。

此外，还有铜、硅锗、半氧化物及更多的新型材料将被引入晶体管制造，且并不局限于前端设备。
小芯片：面向特定领域的更优方案

先进的晶体管技术不仅提高性能和能效，而且还提供了必要的空间来增加功能，并在架构、应用和软件方面进行创新。特定领域的GPU架构和应用处理器需要额外的晶体管来执行专门的功能。今天，最先进的单颗GPU有超过500亿个晶体管。在系统层面，台积电的InFo、CoWoS、SoIC技术等多种解决方案，为封装系统的晶体管数量增加至3000亿开辟了道路。

刘德音不打算详细介绍台积电的3DFabric技术是如何工作的。他想指出的是，芯片业已不再只关注单个芯片，而是开始将单个芯片集成到系统中。这也被称之为小芯片（chiplet）。最近小芯片已经成为一个非常热门的话题。刘德音说，在小芯片变得“很酷”之前，就已经有很多人投入相关研发。

SoC不再是唯一的最佳系统，多个小芯片封装在一起将发挥越来越重要的作用。这些小芯片可以在各自技术方面实现最优化，从而提高性能、能效、密度、成本和功能。这可以概念化为特定领域技术（domain specific technology）的方法。特定领域的技术根据应用的特性，以适当的成本为封装系统提供适当的性能水平。

系统集成：I/O密度增长10000倍成为可能

刘德音强调3D系统结构是让技术朝着正确方向发展的关键推手。台积电SoIC的最新进展包括3DFabric，该技术可将多个芯片堆叠封装在一起。下图展示了一个通过台积电SoIC和低温键合将12个裸晶堆叠的例子，总厚度不到600μm，右侧是该12层堆叠SoIC的X光影像。

“看看这完美的排列……”刘德音在展示3D堆叠结构的X光影像感叹道。这里，增加芯片之间的I/O密度是增加峰值带宽和减少传输能耗的关键。今天的计算系统面临着带宽不足的问题。最近的数据显示，峰值吞吐量平均每两年增长1.8倍，而峰值带宽每两年增长仅约1.6倍。

显然，带宽不足的问题仍然存在。最有效的规范是增加I/O数量，幸运的是，I/O互连密度还有很大的发展空间。在过去的10年里，芯片互连密度快速发展，通过使用SoIC及其未来的扩展，包括单片三维集成、系统集成封装，密度有可能再提高10000倍。

为了提高系统吞吐量，我们需要更多的晶体管、更多的内存，以及晶体管和存储器之间更多的互连。另一方面，内存从一端到另一端在系统堆栈中进行了优化，以提高能效。刘德音仅展示了从封装到单片3D集成技术来实现这一点的几个例子，可以看到，这些技术越来越多地融合在一起。

片上存储也使存内计算成为一种新的计算方式，无论各种技术方法有何不同，能效都是最重要的计算目标。为了满足高性能计算对内存带宽及移动应用对低功耗内存访问的需求，降低内存访问带来的能耗也将是核心优化方向。台积电认为需要用高级封装技术将逻辑芯片和内存芯片集成方面进行创新，还需解决散热问题，为未来高密度集成芯片开发热解决方案。
结语：先进技术走向民主化

总之，在过去的15年里，芯片行业已经交付了新的性能水平、更低功耗的计算，实现了每两年大约2倍的能效、性能提升。刘德音说，目前正大规模生产的台积电最新5nm技术、3nm技术节点均在实现同样节奏的进步。随着芯片产学界继续合作，在包括材料、设备、电路设计、系统封装、架构设计在内的多种创新驱动下，这种趋势正延续向未来。

历史已经证明，技术一开始掌握在少数人手中，但最终其成果将由大多数人享用。他认为培育一个广泛的设计生态系统是非常重要的，它可以降低进入门槛，释放出大量的创新。“理想情况下，硬件创新应该像编写软件代码一样容易。当这种情况发生时，我们将看到应用程序和系统设计的又一次复兴。我们才刚刚开始。”刘德音说。

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